74ls373是八d锁存器(三态).
一个封装中有八个锁存器,三态总线驱动输出,置数全并行存取,缓冲控制输入,时钟/使能输入有改善抗扰度的滞后作用.
原发布者:lovewilliam88
74ls373是常用的地址锁存器芯片，它实质是一个是带三态缓冲输出的8D触发器，在单片机系统中为了扩展外部存储器，通常需要一块74ls373芯片.本文将介绍74ls373的工作原理,引脚图(管脚图),内结构图、主要参数及在单片机系统中的典型应用电路.74ls373工作原理简述:(1).1脚是输出使能(OE),是低电平有效,当1脚是高电平时,不管输入3、4、7、8、13、14、17、18如何,也不管11脚(锁存控制端,G)如何,输出2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)全部呈现高阻状态(或者叫浮空状态);(2).当1脚是低电平时,只要11脚(锁存控制端,G)上出现一个下降沿,输出2(Q0)、5(Q1)、6(Q2)、9(Q3)、12(Q4)、15(Q5)、16(Q6)、19(Q7)立即呈现输入脚3、4、7、8、13、14、17、18的状态.锁存端LE由高变低时，输出端8位信息被锁存，直到LE端再次有效。当三态门使能信号OE为低电平时，三态门导通，允许Q0~Q7输出，OE为高电平时，输出悬空。74ls373内部逻辑结构图74LS373的真值表(功能表)，表中：L——低电平；H——高电平；X——不定态；Q0——建立稳态前Q的电平；G——输入端，与8031ALE连高电平：畅通无阻低电平：关门锁存。图中OE——使能端，接地。当G=“1”时，74LS373输出端1Q—8Q与输入端1D—8D相同；当G为下降沿时，将输入数据锁存。EG功能00直通Qi=Di01保持（Qi保持不变）1X输出高阻74ls373引脚(管脚)排列图:74ls37
373为三态输出的八
D
透明锁存器，共有
54S373
和
74LS373
两种线路
结构型式，其主要电器特性的典型值如下(不同厂家具体值有差别)：
型号
TPDPD
54S373/74S373
7ns
525mW
54LS373/74LS373
17ns
120mW
373
的输出端
O0~O7
可直接与总线相连。
当三态允许控制端
OE
为低电平时，Q0～Q7为正常逻辑状态，可用来驱动负载或总线。当
OE
为高电平时，Q0～Q7
呈高阻态，即不驱动总线，也不为总线的负载，但锁存器内部的逻辑操作不受影响。
当锁存允许端
LE
为高电平时，Q
随数据
D
而变。当
LE
为低电平时，D
被锁存在已建立的数据电平。当
LE
端施密特触发器的输入滞后作用，使交流和直流噪声抗扰度被改善
400mV。
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